Catalogo Articoli (Spogli Riviste)

OPAC HELP

Titolo:
EXPLOITING INSTRUCTION-LEVEL AND DATA-LEVEL PARALLELISM
Autore:
ESPASA R; VALERO M;
Indirizzi:
UNIV POLITECN CATALUNYA,DEPT COMP ARCHITECTURE,CAMPUS NORD,C6-E202,GRAN CAPITA S-N BARCELONA 08034 SPAIN
Titolo Testata:
IEEE MICRO
fascicolo: 5, volume: 17, anno: 1997,
pagine: 20 - 27
SICI:
0272-1732(1997)17:5<20:EIADP>2.0.ZU;2-T
Fonte:
ISI
Lingua:
ENG
Tipo documento:
Article
Natura:
Periodico
Settore Disciplinare:
CompuMath Citation Index
Science Citation Index Expanded
Science Citation Index Expanded
Citazioni:
13
Recensione:
Indirizzi per estratti:
Citazione:
R. Espasa e M. Valero, "EXPLOITING INSTRUCTION-LEVEL AND DATA-LEVEL PARALLELISM", IEEE MICRO, 17(5), 1997, pp. 20-27

Abstract

Simultaneous multithreaded vector architectures combine the best of data-level and instruction-level parallelism and perform better than either approach could separately. Our design achieves performance equivalent to executing 15 to 26 scalar instructions/cycle for numerical applications.

ASDD Area Sistemi Dipartimentali e Documentali, Università di Bologna, Catalogo delle riviste ed altri periodici
Documento generato il 11/07/20 alle ore 11:24:31